飞机座舱图形显示加速系统模块设计及FPGA实现 第39卷第5期 2008年IO月 中南大学学报(自然科学版) J．Cent．SouthUniv．(ScienceandTechnology) VbI．39No．5 Oct．2008 飞机座舱图形显示加速系统模块设计及FPGA实现 胡小龙1，周俊明1，夏显忠2，李迅’，郑博文1 (1．中南大学信息科学与工程学院，湖南长沙，410075； 2．长沙湘计海盾科技有限公司，湖南长沙，410007； 3．国防科学技术大学机电工程与自动化学院，湖南长沙，410073) 摘要：提出一种飞机座舱综合显示系统中基于现...

  第39卷第5期 2008年IO月 中南大学学报(自然科学版) J．Cent．SouthUniv．(ScienceandTechnology) VbI．39No．5 Oct．2008 飞机座舱图形显示加速系统模块设计及FPGA实现 胡小龙1，周俊明1，夏显忠2，李迅’，郑博文1 (1．中南大学信息科学与工程学院，湖南长沙，410075； 2．长沙湘计海盾科技有限公司，湖南长沙，410007； 3．国防科学技术大学机电工程与自动化学院，湖南长沙，410073) 摘要：提出一种飞机座舱综合显示系统中基于现场可编程门阵歹IJ(FPGA)的2D图形硬件加速引擎设计

  ，将 图形分解为一系列基本的点和水平线输出。为避免图形加速引擎直接对SDRAM的零碎操作导致的存储器操作瓶 颈，引入图形缓存机制，并根据图形像素的存储特点，提出远区域优先(FAF)图形缓存页面淘汰算法。讨论图形 加速引擎内部各模块的逻辑结构及其逻辑设计，在对模块进行波形仿真的基础上，实现系统级仿真结果的可视化 验证。仿真及实际应用根据结果得出，所提出的图形加速引擎提高了图形显示性能，满足当前飞机中对2D图形实时 显示及飞控系统的可靠性要求。 关键词：2D图形：硬件加速；图形缓存；现场可编程门阵列 中图分类号：TP394；TN61文献标识码：A 文章编号：1672-7207(2008)05-1042-07 Designandimplementationofgraphicsacceleratingdisplaysystem basedonFPGA HUXiao—lon91，ZHOUJun．ming‘，XIAXian—zhon93，LIXun3，ZHENGBo-wenl (1．SchoolofInformationScienceandEngineering，CentralSouthUniversity，Changsha410075，China； 2．ChangshaHCC-HidenTechnologyCo．Ltd，Changsha410007，China； 3．CollegeofMechatronicsandAutomation，NationalUniversityofDefenseTechnology，Changsha410073，China) Abstract：Anewdesignschemeof2Dgraphicacceleratingenginebasedonfieldprogrammablegatearray(FPGA)in aircraftcockpitdisplaysystemwasstudied．Graphicswcrgoutputbytransformingintoaseriesofbasicpointsandlevel lines．Inordertoavoidthememorybottleneckcausedbythefragmentaryoperationsofgraphicsacceleratingengineto SDRAMdirectly,agraphicscachemechanismusingfarthestareafirst(FAF)bufferingreplacementalgodthmswas introducedinthegraphicengine．Thedetailedlogicarchitectureandlogicdesignofthegraphicsenginewerediscussed． Andavisualsystem-levelverificationmethodWasproposed．Theresultsofsimulationandpracticalapplicationsshow thatthegraphicsacceleratingenginegreatlyimprovesthegraphicsdisplayperformance，whichCanmeettherequirement ofrecentaircraftOll2Dgraphics’real-timedisplayandreliabilityoftheflightcontrolsystem． Keywords：2Dgraphics；acceleratingengine；graphicscache；fieldprogrammablegatearray 现代飞机座舱显示系统正在向大屏幕综合化方向 发展，飞行员可以在有限的视域内依靠l台或几台显 示器，及时地获得来自雷达、光电系统、电子战系统、 导航和识别等系统的各种信息【卜21。在飞机座舱显示系 统中图形显示占了重要地位，传统的飞行座舱图形显 示方法大多通过处理器和软件技术来实现，而对于实 收稿日期：2008-03-1l：修回日期：2008-05—22 基金项且：国家自然科学基金资助项只(60475035) 通信作者：胡小．龙(1969-)，男，湖南汉寿人，博士-副教授，从事嵌入式系统及计算机应用研究；电话：：E-mail：．cn 第5期 胡小龙，等：b机座舱冬彤显示加速系统模块设计及FPGA实现 1043 时信息处理系统，处理器还有必要进行繁重的数据

  和数据通信工作，这将导致图形显示性能受到影 响[3-41。随着半导体技术的发展，FPGA(Field programmablegatearray)的规模和集成度大幅度提升，并 具有灵活、可靠和可重配置等特征【51，使它非常适合 于实现飞机座舱图形显示硬件加速的一些特殊功 制H】。将图形显示处理用FPGA硬件来实现，处理器 可以像调用函数一样调用图形加速引擎，在显示帧存 储器中生成图形画面并在显示设备上显示，从而大大 减轻处理器负担。在此，本文作者以FPGAAdvantage 7．2作为开发平台，用VerilogHDL语言设计一种用于 飞机座舱的图形显示加速系统，并在Xilinx公司的 FPGAVirtex．II系列器件XC2V1500上实现。该系统 支持汉字和2D图形(点、线、圆、椭圆、多边形等及 其填充)的硬件，支持前、背景图层数据的融合叠加， 前、背景图层可以在预先设置的至多8个帧存储器中 任意选取。由于图形加速引擎和前、背景显示控制共 享片外的显示帧存储器，为避免图形加速引擎对 SDRAM的零碎存取导致的SDRAM操作瓶颈[9-11】， 系统中采用图形缓存(Cache)机制。 1系统总体结钩 基于FPGA的飞机座舱显示系统主要由高等级 CPU和FPGA组成。CPU接收来自飞控、导航等系统 来的显示数据，对数据来进行格式化和预处理后送 FPGA显示。FPGA内部包括CPU接口及命令FIFO、 图形加速引擎、SDRAM控制及仲裁、显示控制等模 块，其总体结构如图l所示。这里对系统中的CPU接 64MDARAM 口、命令FIFO和SDRAM控制及仲裁、显示控制等 相关设计进行讨论。 1．1 CPU接口及FIFO控制 CPU接口是FPGA与显示控制处理器之间的 32bit通信接【J，考虑到FPGA与CPU之间的数据通 信不对称，即从CPU到FPGA是大量的图形命令，而 从FPGA到CPU的是少量且零星的状态及寄存器信 息；同时，为方便CPU编程并简化接口设计，CPU 通过1个输入数据寄存器(只读)、1个错误状态寄存器 (读写)及命令FIFO(只写)完成与FPGA之间的双向数 据交换功能。 FIFO控制器是1个有限状态机，一方面对FIFO 中的命令序列进行初步错误检查，确保有效的图形命 令进入图形加速引擎，另一方面对命令序列进行初步 分拣，将图形加速引擎命令和属性寄存器操作命令分 离，图形加速命令送图形加速引擎，而属性寄存器操 作命令在此直接处理。将图形加速命令和属性寄存器 操作命令分离的优点是可以将它们并发处理以提高系 统整体性能。CPU为获取属性寄存器内容，必须首先 向FIFO发送读取属性寄存器命令，接着读取状态寄 存器内容以便判断操作完成后再读取数据寄存器。这 种操作方式效率不高，但由于软件很少需要从FPGA 内部获取素性寄存器值，而且在软件设计上能够最终靠 保留属性寄存器副本的方法来部分避免这一些操作，因 此，不会从根本上影响CPU接口的数据传输效率。 1．2 SDRAM仲裁及控制器 系统设计有64MB128bit位宽SDRAM存储 器，内部开设4个l024×768的真彩色帧缓存，其余 保留用于地图数据、自定义位图和自定义光标等。由 FPGA SDRAM仲裁及控制 图形加速引擎 属性寄存器组 命令FIFO及控制 CPU接口 显示控制 前景图形显示H图一 I形塑画翌丑_一翥1l输 硬件光标 H出 时序拄制 L C D 接 口 图1系统总体结构框图 Fig．1Architectureofgraphicsacceleratingsystem 1044 中南大学学报(自然科学版) 第39卷 于前景、背景显示控制器和图形加速引擎共享 SDRAM中的帧缓存，为避免存取冲突，设计了带优 先级的SDRAM仲裁器，优先顺序依次为前景显示存 取、背景显示存取和图形加速引擎存取。另外，为了 提高SDRAM数据传输效率，SDRAM控制器采用基 于页的萃发(Burst)传输方式【12】，这样，当工作频率为 66MHz时能够得到约lGb／s的带宽，能够很好的满足屏幕 刷新频率为60Hz时前景、背景显示及图形加速引擎 对存储器的带宽需要。 I．3显示控制 显示控制模块的基本功能是按照屏幕刷新频率 将前景、背景帧缓存中的数据取出，并按照分辨率为 l 024×768的VGA显示时序要求做数据串行化， 然后将串行化前景、背景视频数据、硬件光标进行融 合与叠加，最终通过LCD接口输出。显示控制器通过 DMA方式成块传送数据，为避免存储竞争延迟而导 致画面闪烁，在前景、背景显示控制模块分别设置8K 的缓存来暂存待串行化视频数据。 2图形加速引擎 2．1图形加速处理过程 图形加速引擎提供按照画笔和填充属性生成2D 图形如点、线、圆(弧)、椭圆(弧)和多边形及其填充的 硬件加速机制。2D图形加速处理过程是一个图形加 工流水线．从命令FIFO分拣来的图形命令首先经过 图形命令输入控制器对命令进行进一步容错处理并对 命令参数序列进行格式化后，送图形命令处理器。图 形命令处理器根据图形命令和参数的内容，将图形命 令分为2类：一类是画椭圆(弧)，需要调用相应的图 形命令处理单元，将图形命令分解成基本图元，送到 基本图元处理单元；另一类是解释性图形命令如清屏， 直接转换成SDRAM操作命令。如图2所示。 图唿帮刊燃H器雷H缓存管理控制器r]处理器广]输出广]瑷仔冒理 图形命令输入 A 存到SDRAM接13 到SDRAM 仲裁 图2图形加速命令处理流程 Fig．2Commandprocessofgraphicsengine 图元输出完成2种基本图元“打点”和“画水平 线”操作，其中打点图元最终分解为水平线图元。水 平线图元控制器通过高速缓存控制器完成水平线图形命令处理器 图形命令处理器由图形命令调度、线段命令处理 单元、椭圆弧命令处理单元、打点命令处理单元、矩 形梯形填充命令处理单元和清屏命令处理单元等组 成，如图3所示。 处理单元卜J。 图 鹕嗍鳢L+打点控制 形 处理单元 I。单元 命 处理单元卜『’ —T一 令 调 度 矩形梯形填充_1密芦三命令处理单元 --1清屏命令 SDRAM仲裁一I 朴砸照最 图3图形命令处理器内部逻辑 Fig．3Graphicsenginelogicblock 图形命令调度单元从图形命令输入控制器获得图 形命令参数，并将图形命令参数放至图形命令参数区， 最后，根据图形命令启动相应的图形命令处理单元。 水平线输出单元进行最基本的图元处理，是其他图形 加速操作(甚至画点)的基础，其他所有图形操作命令 最终都通过水平线操作来光栅化。水平线 个像素，长度可以为l至屏幕宽度，其属性包括颜色 和线型掩码。水平线输出单元的功能是根据水平线在 屏幕的起点X坐标、终点x坐标和】，坐标计算起止像 素点在SDRAM显示缓存的物理地址，然后，根据水 平线的颜色属性和线型掩码获得水平线各像素的像素 值，并生成高速缓存指令，将像素值写入高速缓存。 打点控制也是一个基本图元处理过程，这里定义的 “点”由多个像素组成，具有大小和颜色属性。打点 控制就是将打点申请转换成一系列水平线，送到水平 线输出单元。 清屏的实质就是将整个显示帧缓存全部填充成透 明色，尽管处理简单，但通过纯软件实现是非常费时 的，因此，也实现了清屏的硬件指令。清屏指令在实 现上绕过了高速缓存而直接操作外部SDRAM存储 器，所以，清屏命令执行速度很快。另外，为保证 数据的一致性，在清屏之前，还需要对高速缓存进行 清空。 2D图形命令如对线段、椭圆等的处理过程是首先 第5期 胡小龙，等：飞机座舱图形锃示加速系统模块设计及FPGA实现 1045 将它们分解为“点”，同时“点”也继承了被分解图形 如线段、椭圆等图形的画笔颜色、大小等属性，然后， 调用打“点”控制单元，并最终通过水平线输出单元 光栅化。而矩形和梯形的填充处理是直接将被填充区 分解为水平线，然后，调用水平线输出单元光栅化。 因此，这些命令的处理过程实质上是一个将图形分解 为点或者水平线线段命令处理 线段命令的最终结果是在给定的起止点以当前画 笔属性在屏幕上画线。因此，线段命令参数包括屏幕 坐标系起点坐标、终点坐标和画笔属性(颜色、大小即 线宽、线型)。有多种绘制线段的算法如数字微分法、 中点画线法和Bresenham算法等[13-15】，考虑到FPGA 资源的限制和方便硬件实现的特点，本文采用 Bresenham算法绘制线段。Bresenham算法的基本思想 通过直线上的当前点以及直线的方位(而不是精确的 斜率)以步进的方式确定直线上的下一点。具体过程 如下。 a．通过起点坐标‰，如)和终点坐标瓴，肌)的线段 能表达为直线方程： m，力------ax+by+c=0。 其中：口=挑—％)：6=‰，工)；C=Xo*y。-x。*yo。 b．通过点‰，肋)确定线段上的下一临近点坐标， 该点在线个点中选取。例如， 若线个点为‰+l，yo)， (xo，yo+1)和(xo+l，yo+1)，可以得NRxo+l，yo)=a，j(xo， yo+1)=6和j(xo+l，yo+l声计b。显然，这3点不一定恰 好在该线点中离线 个点，即触，)，)的函数绝对值最小的点作为线段的下 一点，记该点坐标为@1，Y1)，他l，Y1)函数值为晶。 c．同样，根据点O，，y。)确定下一点坐标。下一点 在伍1+l，Y1)，GI，Yl+1)和0l+l，Yl+1)中选取，能够获得 j℃xl+l，J，I)=口+60，．，“1，y1+1)=b+80和氕rl+1，yl+1)= 口+6+梳。选取3个点的函数值绝对值最小的点作为线 段上下一点，记该点坐标为Q2，此)，函数值他，y9为 6。。依次类推，直到得到线段终点似，啪为止。 采用该算法不必计算直线斜率，不必做乘除法，只 使用整数加减法操作和1个累加器，占用硬件资源非 常少，算法速度很快，很适合于用硬件实现。 2．2．2椭圆弧命令处理 椭圆弧命令处理单元能够实现任意倾斜角度和任 意弧的椭圆弧生成。椭圆弧参数包括椭圆中心点坐标、 椭圆的2个半轴长度、椭圆的倾斜角度以及弧的起点 和终点。 椭圆弧命令处理分2步进行。首先，根据椭圆2 个半轴长度参数计算中心在原点、偏转角为0。的椭圆 弧；然后，进行椭圆中心位置变换和椭圆角度旋转操 作。中心在原点、偏转角为0。的椭圆弧按照步进式的 Bresenham算法生成，具体算法见文献[13l。由于椭圆 算法需要做大量的乘法运算，而椭圆旋转需要做三角 函数运算，因此，计算量远比线段算法计算量大。为 了在精度、速度和资源消耗方面取得平衡，在具体实 现上考虑以下几点：首先，为满足椭圆计算的精度要 求，参数计算过程全部采用64位整数，以保证不会产 生累计精度损失；其次，为了达到100MHz以上的独 立综合速度设计的基本要求并将资源消耗控制在合理的水 平，采用共享多拍运算器的方法，即多个运算步骤共 享1个加法器和1个乘法器，这样，既节约了FPGA 的乘法器资源，又能够完全满足参数计算的时间要求；另 外，对椭圆旋转所要求的三角函数运算，采取以空间 换取时间及FPGA逻辑资源的策略，设计了三角函数 查找表，在保证速度的同时尽可能减少资源的占用。 2．2．3 矩形和梯形填充命令处理 矩形填充命令处理单元将矩形填充区直接分解成 若干条水平线，然后，送到画水平线控制单元中完成 命令执行。对在屏幕工方向4像素对齐的矩形，可以 进行快速矩形填充。快速矩形填充类似于清屏指令的 处理：绕过高速缓存系统，直接通过SDRAM控制器 对帧存相关区域做相关操作。梯形填充命令处理单元同 时驱动2个线段Bresenham算法控制单元，以步进方 式寻找填充区每一水平线个端点，从而将梯形的 填充分解为水平线。可通过设置梯形填充命令参数完 成更一般的三角形填充，在软件的协助下还能够实现 一般多边形的填充。 3图形高速缓存 图形被分解为点或者水平线，这些操作需要非常 频繁但长度较小的随机访问SDRAM中的帧存，而根 据SDRAM存储器的操作特点，其少量而频繁的读／ 写效率远远低于大长度的突发读／写效率；另外，存储 操作还需要保证前、背景显示控制以60Hz的屏幕刷 新频率读取帧存的带宽需求，所以，尽力避免图形加 速引擎对SDRAM的零碎存储导致的SDRAM操作瓶 颈是十分必要的[16-17】，为此，在图形加速引擎中引入 图形高速缓存。高速缓存控制管理系统为图形加速引擎提 供了一个透明的SDRAM访问机制，并将图形命令所 需要的对SDRAM小而频繁的访问合并为较大长度的 1046 中南大学学报(自然科学版) 第39卷 突发读／写操作，达到高效访问的目的。 3．1高速缓存结构 高速缓存的大小影响到图形引擎的效率和FPGA 内部存储资源的占用。考虑到汉字硬件加速处理(支持 32×32点阵)是该图形显示系统的一部分并且共用同 一高速缓存系统，此外，对典型图形图像benchmark 的统计分析根据结果得出【l81，在基于贴块(tile)的3D图形 渲染系统中，32×32像素的贴块是一个合理的选择， 因此，本文的设计中也采用32X32像素的图形高速 缓存。 高速缓存结构如图4所示。FPGA内部采用1个 256×128(bits)的RAM作为高速缓冲区，以便与128 bit位宽的SDRAM对应。高速缓冲区分成32个页面， 每个页面有1024位(对应32个线位宽的SDRAM地址。高速缓存与SDRAM之间 的操作基本单位是页面，并且采用突发操作交换数据。 高速缓存与SDRAM的页面之间采用全相关策略，因 此，对64M的SDRAM，其页面地址为19bit。 橱出早兀 一一Ii=k自I．_Hil一 一 一接口一 一I火删，o甲4Jz谔厂_]I l l l 132个32bi￡l缓存管理I I页面控制I } l寄存器l I 一 256×128bitIRAMI 图4高速缓存控制管理系统内部结构 Fig．4Graphicscachearchitecture 为了对高速缓存进行相对有效管理，使用32个32位 的页面控制寄存器，每个缓存页对应1个页面控制寄 存器。页面控制寄存器中有19位页面地址(Page)、1 个修改标志位(Dirty)、1个有效位(Valid)和1个11位 的计数器(Counter)。Page表示该缓存页中为SDRAM 的第Page页数据，即SDRAM的高19位地址。Dirty 指示该缓存页数据是不是被修改过，Valid指示该缓存页 是否有效。计数器Counter对有效且被修改过的页面 在缓存中存在的时间进行计数。 3．2高速缓存工作流程 高速缓存处理单元接收从图形处理单元来的写存 储器命令，首先，将写命令中地址的高19位与页面寄 存器中的Page域比较，查看目标地址是否在高速缓存 中，若命中(在高速缓存)，则直接修改相应地址对应 的内容。否则，找一个空闲或可以丢弃的缓存页面， 将该页面从SDRAM载入缓存，并设置Valid位，这 个过程称为“页面置换”。然后，在缓存中完成图形数 据的写操作，并在页面修改完成后后，设置Dirty位。 被修改过的页面(Dirty位为“l”)的页面需要及时 回写到SDRAM，以保证屏幕内容的及时更新。页面 回写的时机有3个： a．当图形命令处理器完成一组图形操作后，可以 直接发送“FlushCache”指令将缓存中所有Diny页 面回写。但这种方式使得缓存对图形处理器并不完全 透明，故只在极少情况下使用。 b．在页面置换过程中，当需要调入新的页面，而 找不到可以被直接丢弃的页面时，需要找1个Dirty 页并将其回写后使用。 c．定时回写，对每个缓存页面设置计数器，当计 数器满时回写。页面回写后，需要将Diny位清零。 3．3高速缓存页面置换策略 高速缓存置换策略极大地影响缓存的使用效率， 若没有一个好的页面置换策略，则会出现将随后就要 使用的页面置换的情况。所以，高速缓存页面置换算 法的宗旨就是尽量将以后或短时间之内不会使用的页 面淘汰。目前，存在多种高速缓存页面置换算法如随 机、LRU(最近最久未使用)、FIFO(先进先出)算法 掣16】，其中LRU是性能较好也是最常见的，大多数 CPU的指令和数据Cache、操作系统的虚拟存储管理 中都采用LRU算法。 图形系统中采用LRU置换算法不失为一种理想 的选择，但是，LRU算法不仅需要占用大量的FPGA 资源，更重要的是，LRU算法的提出完全是基于程序 代码执行和程序数据使用的“局部性”原理，本文设 计的图形系统高速缓存中缓存的是图形数据，而在屏 幕画图大多局限于比较小的空间区域，因此，根据图 形的“空间局部性”原理，提出高速缓存的“远区域 优先(FAF．farthest&teafirst)页面置换”算法。 FAF算法的实质就是将离当前图形操作区域最远 的区域所占页面淘汰，所以，该算法的精确实现与帧 存的大小和存储器组织方式有关。为了简化FPGA设 计，采取一种近似策略：即离当前操作地址最远的页 面优先淘汰，为提高地址比较速度，使用多个比较器 进行并发操作。仿真根据结果得出，FAF算法在所设计的 2D图形加速引擎中效果良好，在小缓存(如32X32) 时，FAIr与LRU算法性能相近，但在资源使用上比 LRU算法更节省。 第5期 胡小龙，等：飞机座舱图形锃示加速系统模块设计及FPGA实现 1047 4结果及分析 图5仿线Simulatingresult 采用Modelsim6．1对图形加速引擎进行功能和时 序仿真。仿真根据结果得出，图形显示加速系统在系统时 钟频率为100MHz时，典型的操作时间为：清屏 2100牡s；在画笔宽度为1时画长度为100的线X150的斜椭圆时间为 230IJs，满足飞机座舱图形显示系统对显示时间的设 计要求。 为了方便地进行逻辑功能验证，设计可视化的系 统级仿真工具。其基本思想是建立SDRAM存储器仿 真模型，将帧存储器中的仿线个文 本文件中，然后，将文本数据转换成bmp

  格式的 图片，便能够最终靠常用的图片工具进行全方位检查和验证， 仿线的正方形，分别填充不同的颜色；画笔宽度 为1的20个点；3条画笔宽度不同的直线个不同参数的椭圆。 本文设计的图形加速系统在Xilinx公司的FPGA Virtex．II系列器件XC2V1500上做综合，综合工具 为Xilinx公司的ISE8．1。综合根据结果得出，图形加速引 擎占用4800多个SLICE和22KBBlockRAM，为了 满足OSD(OnScreenDisplay)和其他辅助逻辑的需 要，XC2V1500器件资源的综合占用率仍可达75％左 右，满足可靠性设计的降额要求。 5结论 厶针对当前飞机座舱对2D图形显示需求，并考 虑到FPGA灵活、可靠和可重配置的特点，提出并实 现了1个基于FPGA的2D图形加速引擎。通过将基 本的2D图形处理及一些扩展操作(如自定义仪表盘、 2D地图)进行硬件加速来代替以前的纯软件处理，不 仅将CPU从繁重的图形显示工作中解脱出来，而且大 大提高了图形显示性能和系统的稳定性。 b．为避免图形加速引擎直接对SDRAM零碎操 作导致的存储器操作瓶颈，引入了图形缓存机制，并 根据图形在屏幕像素的存储特点，提出了“远区域优 先(FAF)”图形缓存页面淘汰算法。FAF算法在图形加 速引擎中应用效果较好，在小缓存(如32×32)时，FAF 与LRU算法性能相近，但在FPGA资源使用上FAF 比LRU更节省。 c．为了方便地进行逻辑功能验证，设计了系统级 仿真结果的可视化工具。在模块逻辑设计阶段，由于 模块功能相对简单，直接进行波形仿真是合理的；但 在模块集成时，随着测试覆盖面变广，仿真规模急剧 增大，直接用仿真波形来验证和排错将变得很困 难，而采用可视化工具可以将仿真结果直观地通过图 片表达出来。 参考文献： 【l】 张波，张焕春，经亚枝，等．基于DSP和FPGA的座舱图形 显示系统关键技术探讨研究【J1．信息与控制，2003，32(6)：548-552． ZHANGBo，ZHANGHttan-ehtm，JINGYa-zhi，eta1．Research oilcriticaltechnologyofgraphicsdisplaysysteminaircraft cockpitbasedonDSPandFPGA[J]．InformationandControl， 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Xian-zhong(长沙湘计海盾科技有限公司,湖南 ,长沙,410007)， 李迅,LI Xun(国防科学技术大学,机电工程与自动化学院,湖南,长沙 ,410073) 刊名： 中南大学学报（自然科学版） 英文刊名： JOURNAL OF CENTRAL SOUTH UNIVERSITY(SCIENCE AND TECHNOLOGY) 年，卷(期)： 2008，39(5) 被引用次数： 1次 参考文献(18条) 1.张波.张焕春.经亚枝 基于DSP和FPGA的座舱图形显示系统关键技术探讨研究[期刊论文]-信息与控制 2003(06) 2.孔全存.李成贵.张凤卿 主飞行仪表图形加速显示系统的FPGA设计[期刊论文]-电子技术应用 2007(04) 3.James C Learn vertex and pixel shade programming with direct X9 2004 4.Buttussi F.Chittaro L.Nadalutti D A visual tool for modeling,reuse and sharing of X3D humanoid animations 2006 5.Chang C.Wawrzynek J.Brodersen R W BEE2:A high-end reconfigurable computing system 2005 6.邹雪城.陈毅成.刘政林 手持设备中图形加速引擎BitBLT的设计[期刊论文]-华中科技大学学报(自然科学版) 2005(01) 7.Holten L FPGA-based 3D graphics processor with PCI-bus interface 2002 8.Kelley M.Winner S.Gould K A scalable hardware render accelerator using a modified scanline algorithm 1992 9.汤晓安.郝建新.蔡宣平 一种高速图形系统帧存的体系结构[期刊论文]-计算机工程与设计 2001(01) 10.Nishimura S.Kunii T L A scalable graphics computer with virtual local frame buffers 1996 11.Dunnett G.White M.Lister P The image chip for high performance 3D rendering 1992(03) 12.Duguet F.Drettakis G Flexible point-based rendering on mobile devices 2004(04) 13.孙家广.杨长贵 计算机图形学 1995 14.苏光大 微机图象处理系统ton K Configuration caching management techniques for reconfigurable computing 2000 18.Iosif A.Ben J.Stamatis V Selecting the optimal tile size for low-power tile-based rendering 2002 相似文献(2条) 1.学位论文 袁扬智 2D图形硬件加速引擎的设计优化技术探讨研究 2008 手机等便携式设备中图形显示需求日益提高，本文分析讨论了2D图形硬件加速引擎的设计优化技术，并针对GBA(GameBoy Advance)的模拟器 VBA(visualBoyAdvance)的绘图方法设计实现了支持GBA等高质量游戏的2D图形硬件加速引擎。 本文在以下方面作了深入的研究： △阐述了GBA绘图模式的三大特色和各种颜色特效功能。 △分析了VBA的工作流程，并在流程分析的基础上讨论了2D图形加速引擎的软硬件划分方法。 △针对AMBA总线D图形硬件加速引擎的总体架构，该架构综合速度、面积及总线带宽等因素进行了设计优化。 △2D引擎划分为Apbslave、DMAinterface、Modesel、Screentext、Screenrot、Sprites、Window、LCD Controller等功能模块。论文详细讨论了 2D图形硬件加速引擎各个功能模块的设计优化技术。 △基于VBA本身的完全正确性，采用基于参考模型的验证方法对2D图形硬件加速引擎各功能模块进行了充分的模拟验证。在FPGA上运行的根据结果得出本 文设计的2D图形硬件加速引擎功能完全正确，绘图速度与VBA模拟器相比提高了10倍。 本文设计实现的2D图形硬件加速引擎通过了正确的验证与测试，能有效支持GBA等游戏，功耗低、图形加速效率高，根据自身的需求能应用到不同的图形 用户界面，提供高效的图形加速显示能力。 2.学位论文 梁允萍 手机游戏中图形加速的硬件实现 2008 说到游戏，人们很容易想到网游。电脑游戏业在高歌猛进的同时，人们似乎都忽略了手机游戏的急遽发展。事实上，随着移动通信技术的迅速发展 、彩屏手机和3G手机的日益普及，更加有趣、更为生动的手机游戏层出不穷。手机游戏作为视频游戏领域发展速度最快的部分，正成为业界的新宠，展 示出广阔的未来市场发展的潜力。 针对游戏，手机作为载体在硬件实现上存在的问

  主要有有限的颜色和声音支持、高等待时间等。另外，现有的多数用于开发移动游戏的技术并不 是专对于游戏设计的，因此常常有特定的限制条件。例如，现在比较流行的J2ME

  不需要支持透明度，这就使得子图形除了在空白背景以外的其它 任何背景上都很难看清楚。而且图形处理速度慢与内存空间存在限制也是现有手机游戏发展的共同瓶颈，而手机作为嵌入式产品，单纯依靠软件提高速度、 解除瓶颈的能力有限，所以对基于手机游戏的硬件实现的研究与应用日渐被开发商与设计者所重视，成为手机设计中的一个重要课题。 本文主要是针对现有手机游戏存在的以上问题设计开发一种在手机游戏中解决2D图形特效处理(如半透明处理、旋转缩放等)加速的硬件实现方法。其 中2D硬件加速功能的最大的作用是减少CPU的负担，加快图形显示速度。该设计是基于当前SOC设计的要求，满足目前市面上手机游戏的运行机制而提出的 一种设计的具体方案，得到了较为充分的验证。本论文将着重介绍该设计的具体方案提出的理论基础及其设计与验证过程，这这中间还包括方案的制定、软件方针、硬件 设计、硬件仿真和验证以及DC综合。 引证文献(1条) 1.赵小欢.夏靖波.李明辉 基于ARM和FPGA的视频监控系统模块设计[期刊论文]-液晶与显示 2010(1) 本文链接：授权使用：陕西理工学院(sxlgxy)，授权号：883da26d-37c8-42ee-9d74-9df200ffd029 下载时间：2010年9月15日

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